Renesas Electronics Corporation a annoncé avoir développé des technologies de circuit pour une puce de test de mémoire vive magnétorésistive à couple de transfert de spin (STT-MRAM, ci-après MRAM) intégrée avec des opérations de lecture et d'écriture rapides. Fabriquée selon un procédé 22 nm, la puce d'essai de l'unité de microcontrôle (MCU) comprend une matrice de cellules de mémoire MRAM intégrée de 10,8 mégabits (Mbit). Elle atteint une fréquence d'accès en lecture aléatoire de plus de 200 MHz et un débit d'écriture de 10,4 mégaoctets par seconde (Mo/s).

Alors que les technologies de l'IoT et de l'IA continuent de progresser, les MCU utilisés dans les dispositifs d'extrémité devraient offrir des performances plus élevées que jamais. Les fréquences d'horloge du CPU des MCU haute performance se situent dans les centaines de MHz, de sorte que pour obtenir de meilleures performances, les vitesses de lecture de la mémoire non volatile intégrée doivent être augmentées pour minimiser l'écart entre elles et les fréquences d'horloge du CPU. La marge de lecture de la MRAM est plus faible que celle de la mémoire flash utilisée dans les MCU conventionnelles, ce qui complique les opérations de lecture à grande vitesse.

En revanche, en ce qui concerne les performances d'écriture, la MRAM est plus rapide que la mémoire flash car elle ne nécessite pas d'opération d'effacement avant d'effectuer des opérations d'écriture. Toutefois, la réduction des temps d'écriture est souhaitable non seulement pour l'utilisation quotidienne, mais aussi pour la réduction des coûts d'écriture des modèles d'essai dans les processus d'essai et l'écriture des codes de contrôle par les fabricants de produits finis. La lecture d'une MRAM est généralement effectuée par un amplificateur différentiel (amplificateur de détection) afin de déterminer lequel du courant de la cellule de mémoire ou du courant de référence est le plus élevé.

Toutefois, comme la différence entre les courants des cellules de mémoire entre les états 0 et 1 (la fenêtre de lecture) est plus petite pour les MRAM que pour les mémoires flash, le courant de référence doit être positionné avec précision au centre de la fenêtre de lecture pour une lecture plus rapide. La nouvelle technologie mise au point introduit deux mécanismes. Le premier mécanisme aligne le courant de référence au centre de la fenêtre en fonction de la distribution réelle du courant des cellules de mémoire pour chaque puce, mesurée au cours du processus de test. L'autre mécanisme réduit le décalage de l'amplificateur de détection.

Ces ajustements permettent d'obtenir une vitesse de lecture plus rapide. En outre, dans les configurations conventionnelles, les circuits utilisés pour contrôler la tension de la ligne de bits afin qu'elle n'augmente pas trop pendant les opérations de lecture présentent une grande capacité parasite, ce qui ralentit le processus de lecture. Cela ralentit le processus de lecture, c'est pourquoi un schéma de connexion en cascade (Note 1) est introduit dans ce circuit pour réduire la capacité parasite et accélérer la lecture.

Grâce à ces avancées, Renesas peut atteindre le temps d'accès à la lecture aléatoire le plus rapide au monde, soit 4,2 ns. Même en tenant compte du temps de configuration du circuit d'interface qui reçoit les données de sortie de la MRAM, la société peut réaliser l'opération de lecture aléatoire à des fréquences supérieures à 200 MHz.